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在pcb設(shè)計(jì)中,通常認(rèn)為數(shù)字邏輯電路的頻率如果達(dá)到或超過45mhz~50mhz,且工作在這個(gè)頻率之上的電路已占到了整個(gè)電子系統(tǒng)一定份量(如1/3),那么就稱之為高速電路。
隨著系統(tǒng)設(shè)計(jì)復(fù)雜性和集成度的大規(guī)模提高,電子系統(tǒng)設(shè)計(jì)師們正在從事100mhz以上的電路設(shè)計(jì),總線的工作頻率也已經(jīng)達(dá)到或者超過50mhz,有的甚至超過100mhz。目前約50% 的設(shè)計(jì)的時(shí)鐘頻率超過50mhz,將近20% 的設(shè)計(jì)主頻超過120mhz。
高速pcb設(shè)計(jì)是隨著系統(tǒng)設(shè)計(jì)復(fù)雜性和集成度的大規(guī)模提高發(fā)展起來的,原因是:
1.當(dāng)系統(tǒng)工作在50mhz時(shí),將產(chǎn)生傳輸線效應(yīng)和信號完整性問題,
2.而當(dāng)系統(tǒng)工作達(dá)到120mhz時(shí),除非使用高速電路設(shè)計(jì)知識,否則基于傳統(tǒng)方法設(shè)計(jì)的pcb將無法工作。所以,高速電路設(shè)計(jì)技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計(jì)師必須采取的設(shè)計(jì)手段。
實(shí)際上,信號邊沿的諧波頻率比信號本身的頻率高,是信號快速變化的上升沿與下降沿(或稱信號的跳變)引發(fā)了信號傳輸?shù)姆穷A(yù)期結(jié)果。因此,通常約定如果線傳播延時(shí)大于1/2數(shù)字信號驅(qū)動端的上升時(shí)間,則認(rèn)為此類信號是高速信號并產(chǎn)生傳輸線效應(yīng)。信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間,如上升或下降時(shí)間。信號從驅(qū)動端到接收端經(jīng)過一段固定的時(shí)間,如果傳輸時(shí)間小于1/2的上升或下降時(shí)間,那么來自接收端的反射信號將在信號改變狀態(tài)之前到達(dá)驅(qū)動端。反之,反射信號將在信號改變狀態(tài)之后到達(dá)驅(qū)動端。如果反射信號很強(qiáng),疊加的波形就有可能會改變邏輯狀態(tài)。
因此,我們在設(shè)計(jì)中,權(quán)衡各種因素,做出全面的折衷考慮:既滿足高速pcb設(shè)計(jì)要求,又降低設(shè)計(jì)復(fù)雜難度。
我們對高速pcb設(shè)計(jì)手段的采用,構(gòu)成了設(shè)計(jì)過程的可控性,只有可控的,才是可靠的,也才會是成功的!
高速pcb設(shè)計(jì)流程圖: